Kakšna je razlika med Verilog in VHDL - Razlika Med

Kakšna je razlika med Verilog in VHDL

The glavna razlika med Verilog in VHDL je to Verilog temelji na jeziku C, medtem ko VHDL temelji na jezikih Ada in Pascal.

Oba Verilog in VHDL sta jezik opisa strojne opreme (HDL). Ti jeziki pomagajo opisati strojno opremo digitalnega sistema, kot so mikroprocesorji in flip-flopi. Zato se ti jeziki razlikujejo od običajnih programskih jezikov. VHDL je starejši jezik, medtem ko je Verilog najnovejši jezik.

Pokrita ključna območja

1. Kaj je Verilog
- Definicija, funkcije
2. Kaj je VHDL
- Definicija, funkcije
3. Kaj je razlika med Verilog in VHDL
- Primerjava ključnih razlik

Ključni pogoji

C jezik, Verilog, VHDL


Kaj je Verilog

Verilog je HDL (jezik opisa strojne opreme). Najnovejša stabilna različica Veriloga je IEEE 1364-2005. Verilog je jezik, občutljiv za velike in male črke. Podpira simulacijo. Z drugimi besedami, možno je ustvariti model funkcije in jo simulirati, preden zgradimo pravi sistem. Osnovni jezik Veriloga je C. Zato programer, ki pozna C, lahko hitro spozna Verilog.


Modul je osnovni gradnik v Verilogu. Zagotavlja informacije o vhodnih in izhodnih vratih ter skriva notranje podrobnosti izvajanja. Sintaksa modula je naslednja. Vsak program Verilog se začne s ključno besedo “modul” in konča s ključno besedo “endmodule”.

modul (vhod, izhod);

endmodule

Kaj je VHDL

VHDL je HDL, ki pomaga opisati vezja v digitalnih sistemih. Modul strojne opreme v VHDL se imenuje entiteta. Sintaksa je naslednja. Subjekt se začne z "entiteto" in konča s ključno besedo "end".

entiteta je

deklaracija pristanišča;

konec ime-entitete;

Obstajajo tudi druge ključne besede, kot so In, Out, Inout in Buffer. V predstavlja vrata, ki jih lahko beremo. Out predstavlja pristanišča, ki jih lahko napišemo. Inout predstavlja vrata, ki jih lahko beremo in pišemo. Poleg tega je mogoče brati in pisati v Buffer ima lahko samo en vir.


Obstajajo tri glavne vrste modeliranja v VHDL. So naslednji.

Modeliranje podatkovnega toka - Vzporedni signali predstavljajo pretok podatkov prek entitete

Vedenjsko modeliranje - Predstavlja obnašanje entitete kot niz stavkov, ki se izvajajo ena za drugo v določenem vrstnem redu

Strukturirano modeliranje - Predstavlja entiteto kot niz medsebojno povezanih komponent

Razlika med Verilog in VHDL

Opredelitev

Verilog je HDL, ki se uporablja za modeliranje elektronskih sistemov, medtem ko je VHDL HDL, ki se uporablja v avtomatizaciji elektronskega oblikovanja za opis sistemov digitalnih in mešanih signalov, kot so poljska programabilna vrata in integrirana vezja.

Osnovni jezik

Glavna razlika med Verilog in VHDL je, da Verilog temelji na jeziku C, medtem ko VHDL temelji na jezikih Ada in Pascal.

Case Sensitive

Poleg tega, ena druga razlika med Verilog in VHDL je, da Verilog je občutljiv na primer, medtem ko VHDL ni občutljiv na velike in male črke.

Uvedeno časovno obdobje

Verilog je novejši jezik kot VHDL kot Verilog je bil uveden leta 1984, medtem ko je bil uveden VHDL leta 1980.

Zapletenost

Kompleksnost je še ena razlika med Verilog in VHDL. VHDL je zapleten kot Verilog.

Zaključek

Verilog in VHDL sta dva jezika opisa strojne opreme (HDL), ki pomagata opisati digitalne elektronske sisteme. Glavna razlika med Verilog in VHDL je, da Verilog temelji na jeziku C, medtem ko VHDL temelji na jezikih Ada in Pascal.

Sklic:

1. Tala, Deepak Kumar. Žica in Reg v Verilogu, 1. februar 1970,